我們拿Verilog數位電路設計-範例寶典的範例來介紹吧！因為我覺得它的例子蠻容易讓人理解。
看一下底下兩段程式
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第一個範例
begin
q_a1_reg = data;
q_a2_reg = q_a1_reg;
q_a3_reg = q_a2_reg;
end
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第二個範例
begin
q_b3_reg = q_b2_reg;
q_b2_reg = q_b1_reg;
q_b1_reg = data;
end
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看起來是不是差不多呢？我們不管命名的差別，則差異只在順序的不相同而以，這個部份就跟我們寫一般的程式沒兩樣，這就是所謂的blocking assignment，就是由上往下執行，一行做完接著一行做。
但我們先來比較一下它所代表的硬體線路差異
下圖是跑ModelSim的結果
所以看懂差異了嗎？很有趣吧^^
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