verilog程式碼如下:
module mux4_to_1 (out , i0, i1, i2 , i3 , s1 , s0);
//一個輸出訊號
output out;
//四個輸入訊號
input i0, i1, i2 ,i3;
//兩個選擇訊號
input s1,s0 ;
wire s1n ,s0n ;
wire y0 ,y1 ,y2 ,y3;
not(sln, s1);
not(s0n, s0);
and (y0, i0, s1n , s0n);
and (y1, i1, s1n , s0);
and (y2, i2, s1 , s0n);
and (y3, i3, s1 , s0);
or (out, y0 ,y1 ,y2 ,y3);
endmodule
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